基 于

CPLD 的 电 池 供 电 系 统 断 电 电 路 的

设计

今天，大多数的

CPLD（复杂可编程逻辑器件）都采用可减少功耗的工作模式，但当系统

未使用时，应完全切断电源以保存电池能量，从而实现很多设计者的终极节能目标。图

1 描

述了如何在一片

CPLD 上增加几只分立元件，实现一个节省电池能量的系统断电电路。在本

例中，使用的

CPLD 是 Altera EPM570-T100。使用一只外接 P 沟道 MOSFET Q1 和一只国际

整流器公司

 的 IRLML6302（或等效器件），构成 IC1 CPLD 的一个电源控制开关。CPLD 和

开关矩阵控制着

MOSFET 的栅极，当用户按下一个开关时，在 Q1 上施加开关的偏压 。

CPLD 内带一个嵌入的计时器，用于监控开关和系统的工作。当系统处在一个特定的不工作
周期内时，计时器会去掉

 MOSFET 的栅极驱动，使 CPLD 以及连接到 MOSFET 上的其它

元器件断电。

图

1  用几只外接电元

和内部的逻辑块，就可

以使一个

CPLD 电路在

预设间隔后切断自身的

电源

      Q1 的源极连接到电
池的正极，其漏极连接
到

IC1

的

VCC(INT) 、 VCC(IO1)
和

VCC(IO2) 电 源 脚 和

其它需要断电控制的元
件。当电源断开时，一
只

1kΩ 的上拉电阻 R3 将 Q1 的栅源电压保持在 0V，维持其关断状态。当切断 IC1 电源时，

它通过

CPLD 的断电管脚建立一个对地的泄漏路径。EPM570T100 带有热插保护，可将任何

用户可接触器件的

I/O 脚限流在 300mA 以下。因此，即使在最差情况下，R3 上产生的 I/O

脚电压也不会达到

FET 的 0.7V 最小栅极阈值导通电压。

    按下任何开关都会通过开关的触点以及相应的二极管建立一个电流路径，因此在 R3 上
产生约

2.3V 的栅源偏压，这个电压足以在约 100ms 时间内使 Q1 导通，并为 IC1 供电。当激

活机械开关时，它们的最小导通时间至少为

3ms，而一个典型的操作员的按/放时间至少要

30ms。由于人的响应时间相对较慢，在操作者松开开关以前，CPLD 可以完成导通、复位内
部电路，并将使

Q1 导通的断电管脚维持在逻辑零状态。

    除了用户设定的应用逻辑以外（图中未画），CPLD 的电源控制逻辑增加了一对标准参