样不能被打入触发器。建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保
持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么
DFF 将不能正确地采样到数据，将会出现 metastability 的情况。如果数据信号在时钟沿触发前后持续的时间均超过建
立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。
 
8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。（仕兰微电子）
9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）
      在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫
冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外
部加电容。
 
10、你知道那些常用逻辑电平？TTL 与 COMS 电平可以直接互连吗？（汉王笔试）
      常用逻辑电平：12V，5V，3.3V；TTL 和 CMOS 不可以直接互连，由于 TTL 是在 0.3-3.6V 之间，而 CMOS 则是
有在 12V 的有在 5V 的。CMOS 输出接到 TTL 是可以直接互连。TTL 接 CMOS 需要在输出端口加一上拉电阻接到 5V
或者 12V。
 
11、如何解决亚稳态。（飞利浦－大唐笔试）
      亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测
该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级
电平，或者可能处于振荡状态，并且这种无
用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
 
12、IC

 

设计中同步复位与 异步复位的区别。（南山之桥）

 
13、MOORE 

 

与 MEELEY 状态机的特征。（南山之桥）

 
14、多时域设计中,如何处理信号跨时域。（南山之桥）
 
15、给了 reg 的 setup,hold 时间，求中间组合逻辑的 delay 范围。（飞利浦－大唐笔试）
Delay < period - setup – hold
 
16、时钟周期为 T,触发器 D1 的建立时间最大为 T1max，最小为 T1min。组合逻辑电路最大延迟为 T2max,最小为
T2min。问，触发器 D2 的建立时间 T3 和保持时间应满足什么条件。（华为）
 
17、给出某个一般时序电路的图，有 Tsetup,Tdelay,Tck->q,

 

还有 clock 的 delay,写出决定最大时钟的因素，同时给出表

达式。（威盛 VIA 2003.11.06 上海笔试试题）
 
18、说说静态、动态时序模拟的优缺点。（威盛 VIA 2003.11.06 上海笔试试题）
 
19、一个四级的 Mux,

 

其中第二级信号为关键信号 如何改善 timing。（威盛 VIA 2003.11.06 上海笔试试题）

 
20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。
（未知）
 
21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优
点），全加器等等。（未知）
 
22、卡诺图写出逻辑表达使。（威盛 VIA 2003.11.06 上海笔试试题）
 
23、化简 F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）