moduledff8(clk,reset,d,q); 
inputclk; 
inputreset; 
input[7:0]d; 
output[7:0]q; 
reg[7:0]q; 
) 
if(reset) 
q<=0; 
else 
q<=d; 
endmodule 
63、用 d 触发器实现 2 倍分频的 verilog 描述？（汉王笔试） 
moduledivide2(clk,clk_o,reset); 
inputclk,reset; 
outputclk_o; 
wirein; 
regout; 
) 
if(reset) 
out<=0; 
else 
out<=in; 
assignin=~out; 
assignclk_o=out; 
endmodule 
64、可编程逻辑器件在现代电子设计中越来越重要，请问：a)你所知道的可编程逻辑器 
件有哪些？

b)试用 vhdl 或 verilog、able 描述 8 位 d 触发器逻辑。（汉王笔试） 

pal，pld，cpld，fpga。 
moduledff8(clk,reset,d,q); 
inputclk; 
inputreset; 
inputd; 
outputq; 
regq; 
) 
if(reset) 
q<=0; 
else 
q<=d; 
endmodule 
65、请用 hdl 描述四位的全加法器、5 分频电路。（仕兰微电子） 
66、用 verilog 或 vhdl 写一段代码，实现 10 进制计数器。（未知） 
67、用 verilog 或 vhdl 写一段代码，实现消除一个 glitch。（未知）