c<='0';

          end if;
      end if;
   end process;
end Behavioral;
（

2）6 进制计数器仿真

3.

 6 进制计数器设计与仿真

（

1）24 进制计数器 VHDL 程序

--文件名：counter24.vhd。

--功能：24 进制计数器。

--最后修改日期：2004.3.20

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity counter24 is
    Port ( clk : in std_logic;
         reset : in std_logic;
         din : in std_logic_vector(5 downto 0);
         dout : out std_logic_vector(5 downto 0));
end counter24;
architecture Behavioral of counter24 is

signal count : std_logic_vector(5 downto 0);

begin
    dout <= count;

process(clk,reset,din)
begin
   if reset= '0' then

   count <= din;

       elsif rising_edge(clk) then

   

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