要将错误操作的源头追溯到

RTL，您可以利用 RTL 调试器在 RTL 原理图上方实时插入

观察到的操作数据。

原理图查看器包括一个网表级技术视图，用于显示综合后的实际设计实现情况。在

HDLAnalyst 原理图查看器中，该视图基于查找表、寄存器和 DSP slice 等基本的赛灵思器件
原语。您可在原理图中对路径进行交叉探测，追溯到原始的

RTL 以及综合后和布局布线后

的最终时序报告，以便分析和提高整体性能。

在

FPGA 中原型设计的 ASIC 门控时钟结构并非 FPGA 实现中的必要环节，这会导致

FPGA 资源使用效率低下。解决该问题的有效办法就是用 FPGA 综合软件转换时钟。

大型设计的调试
在大型设计中探测所有信号是不可能，因为生成的数据量极为庞大，而且探测数据所

需的额外调试逻辑也太大。片上调试方法的一个常见弊病是难以提前预测需要对哪些信号进
行探测和监控。

一些调试软件通过分治法能够在一定程度上解决这个问题。利用多路复用的采样组，设

计人员可以有选择性地进行采样并通过多路复用的路径和共享的

IICE 在信号组之间切换。

这种方法增加了可观察的信号和条件，而且不会增加数据存储要求。您可以即时切换感兴趣
的信号组，不必花时间进行重新调整或重新综合新的设计。

不幸的是，在探测和采样数据时用使的调试

IICE 逻辑会占用包括存储器 BRAM 在内

的芯片资源。您可在

SRAM 存储卡中对 IICE 采样数据进行片外存储，以减少片上 BRAM 的

使用。这种方法的另一个好处是能增加采样数据的深度。

我的设计无法综合
设计错误的出现可能导致无法实现有效综合或布局布线。由于存在成千上万的

RTL 和

约束源文件，因此可能需要几个星期才能完成首次综合与布局布线。进行

FPGA 原型设计时