一、实验的主要内容

通过对 Verilog HDL

“

”

语言的编写一个具有 百分秒、秒、分 计

时功能的数字跑表，可以实现一个小时以内精确至百分之一秒的

计时器。

数字跑表的显示可以通过编写数码管显示程序来实现，

实现了计数及进位的设计，通过几个 always 模块的设计实现一个

特定用途的模块------数字跑表。

二、实验目标：

1 初步掌握 Verilog HDL 语言的设计方法

2、完成一个数字跑表的设计。

三、实验原理：

本字跑表首先要从最低位的百分秒计数器开始，按照系统时钟

进行计数。计数至 100 后向秒计数器仅为，秒计数器一百分秒计数

器的进位位为时钟进行计数。计数至 60 后向分计数器进位，分计

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