the resistance of a metal,poly and diffusion in tranditional CMOS process.（威盛
笔试题 circuit design-beijing-03.11.09）  
27、说明 mos 一半工作在什么区。（凹凸的题目和面试）
28、画 p-bulk 的 nmos 截面图。（凹凸的题目和面试）

 

29、写 schematic note

 

（？）， 越多越好。（凹凸的题目和面试）  

30、寄生效应在 ic 设计中怎样加以克服和利用。（未知）
31、太底层的 MOS 管物理特***觉一般不大会作为笔试面试题，因为全是微电子
物理，公式推导太罗索，除非面试出题的是个老学究。IC 设计的话需要熟悉的
软件: Cadence,   
Synopsys, Avant，UNIX 当然也要大概会操作。

  

32、unix 命令 cp -r, rm,uname。（扬智电子笔试）
附录：IC 设计开发流程
1.）代码输入（design input)  
用 vhdl 或者是 verilog 语言来完成器件的功能描述，生成 hdl 代码  
语言输入工具：SUMMIT   VISUALHDL  
            MENTOR   RENIOR  
图形输入:   composer(cadence);   
            viewlogic (viewdraw)  
2.）电路仿真（circuit simulation)  
将 vhd 代码进行先前逻辑仿真，验证功能描述是否正确  
数字电路仿真工具：  
    Verolog：

  CADENCE     Verolig-XL  

               SYNOPSYS    VCS  
               MENTOR      Modle-sim  
     VHDL :    CADENCE     NC-vhdl  
               SYNOPSYS    VSS  
               MENTOR      Modle-sim  
模拟电路仿真工具：  
               ***ANTI HSpice pspice，spectre micro microwave:    eesoft : hp  
3.）逻辑综合（synthesis tools)  
逻辑综合工具可以将设计思想 vhd 代码转化成对应一定工艺手段的门级电路；

 

将初级仿真 中所没有考虑的门沿（ gates delay）反标到生成的门级网表中 ,返

 

回电路仿真阶段进行再 仿真。最终仿真结果生成的网表称为物理网表。