直接互连。TTL 接到 CMOS 需要在输出端口加一上拉电阻接到 5V 或者 12V
。
11
、如何解决亚稳态。（飞利浦－大唐笔试）
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进
入亚 稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个
正确的电平 上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状
态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
12、IC
设计中同步复位与 异步复位的区别。（南山之桥）
13、MOORE
与 MEELEY
状态机的特征。（南山之桥）
14、多时域设计中,
如何处理信号跨时域。（南山之桥）
15、给了 reg 的 setup,hold 时间，求中间组合逻辑的 delay 范围。（飞利浦－大唐）
Delay < period - setup – hold
16、时钟周期为 T,触发器 D1 的建立时间最大为 T1max，最小为 T1min。组合逻辑电路
最大延 迟为 T2max,最小为 T2min。问，触发器 D2 的建立时间 T3 和保持时间应满
足什么条件。（华为）
17、给出某个一般时序电路的图，有 Tsetup,Tdelay,Tck->q,
还有 clock 的 delay,写出
决 定最大时钟的因素，同时给出表达式。（威盛 VIA 2003.11.06
上海笔试试题）
18、说说静态、动态时序模拟的优缺点。（威盛 VIA 2003.11.06
上海笔试试题）
19 、一 个四 级的 Mux,
其 中第 二级 信号 为关 键信 号 如何 改善 timing。（威盛 VIA
2003.11.06
上海笔试试题）
20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，
使得输出依赖于关键路径。（未知）
21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，
优点），全加器等等。
22、卡诺图写出逻辑表达使。（威盛 VIA 2003.11.06
上海笔试试题）
23、化简 F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)
的和。（威盛）
24、please show the CMOS inverter schmatic,layout and its cross sectionwith
P- well process.Plot its transfer curve(Vout-Vin) And also explain the
operation region of PMOS and NMOS for each segment of the transfer
curve? （威盛笔试题 circuit design-beijing-03.11.09
）
25、To design a CMOS invertor with balance rise and fall time,please define the
ration of channel width of PMOS and NMOS and explain?
26、为什么一个标准的倒相器中 P 管的宽长比要比 N
管的宽长比大？（仕兰微电子）
27、用 mos
管搭出一个二输入与非门。（扬智电子笔试）
28、please draw the transistor level schematic of a cmos 2 input AND gate and
explain which input has faster response for output rising edge.(less delay
time)。（威盛笔试题 circuit design-beijing-03.11.09
）
29、画出 NOT,NAND,NOR 的符号，真值表，还有 transistor level 的电路。（Infineon
笔试）
30、画出 CMOS 的图，画出 tow-to-one mux gate。（威盛 VIA 2003.11.06 上海笔试
试题）
31、用一个二选一 mux 和一个 inv
实现异或。（飞利浦－大唐笔试）
32、画出 Y=A*B+C 的 cmos
电路图。（科广试题）
33、用逻辑们和 cmos 电路实现 ab+cd
。（飞利浦－大唐笔试）
34、画出 CMOS 电路的晶体管级电路图，实现 Y=A*B+C(D+E)
。（仕兰微电子）